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标题: 数字抽取滤波器的设计指标的一些问题 [打印本页]

作者: 6H顺 时间: 2018-10-25 16:52
标题: 数字抽取滤波器的设计指标的一些问题
内容简介：各位大神，前天问了一个数字抽取滤波器的问题，到现在都没人解答。我将这个问滤波器输入采样时钟频率为10MHz，进行512/256倍降采样，要求恢复1）信号带宽为10KHz，而10MHz采样频率的输入到滤波器输出的奈奎斯4）目前根据上述设计我已经完成了，滤波器输出的有效位数ENOB最终可达到

各位大神，前天问了一个数字抽取滤波器的问题，到现在都没人解答。我将這个问题举例说明，再拿出来求助一下，希望懂的人能为我解惑一下。    我的問题是在sigma-delta ADC中，对数字抽取滤波器的指标要求是：
   滤波器输入采样时钟频率为10MHz，進行512/256倍降采样，要求恢复出的信号带宽为10KHz，ADC的輸出有效位数不能小于14bit。请問如何确ding(定)滤波器的各项指标，如通带截止频率、阻带截止频率、通带纹波、zu(阻)带衰减？
   目前我是这样定的，不知道恰当与否，如下所示：

   这样做目前我有的疑问有以下四个：
  1）信号带宽为10KHz，而10MHz采样频率的輸入到濾波器输出的奈奎斯特频率却为19.53125KHz（Fo/2=9.765625KHz），不足10KHz，这样那假设我输入Xin(信)号频率为10KHz，那岂不是说明有一部分有用信號进入了過渡带，与噪声混叠了？？？那么降采样为512时是不是不可能實現？
  2）通带截止频率设置设置为9KHz是否he(合)适？
  3）通带纹波和阻带衰减分别设置为0.02dB和120dB是否设置大了？？？
  4）目前根据上述设计我已经完成了，滤波器输出的有效位数ENOB最終可达到18.16bit，Verilog代碼也已经写完，然后到最终De(的)版图设计都已经生成了symbol，但是拿到Cadence进行仿真，這个数字电路卻带不起来，总是闪退，怎么解决这个问题？
问题有些多，因为刚开始研究这个，还請包涵……

一般截止频率dian(点)（10khz处）衰3db或从10hz处稍微外扩点問题都不大

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